October 2nd, 2021

Промежуточный итог рабочей недели.

board

Результат только промежуточный потому, что домен DDR3 надо бы переделать -- то, кто там сейчас сделано, мне не нравится. Топологию можно сильно упростить, если упорядочить сигналы в шине данных: сейчас всё по порядку, D0..D15 проца в D0..D15 чипа памяти, но это очень неоптимально и заставляет использовать под трассировку аж пять слоёв (из десяти имеющихся). Если же порядок изменить, то получается существенно сэкономить - скажем, 10 сигналов (8 старших бит данных + их DQS) легко пойдут по top вообще без переходов на другие слои, а ещё 10 - по bottom, опять же, без лишних переходов.

Но шину адреса уже никак не переупорядочить, поэтому с ней придётся повозиться. Однако, с упрощённой топологией это не должно оказаться задачей сложнее, чем сейчас, ибо за счёт оптимизации высвобождается много площади и всё становится не только проще, но даже и эстетичнее.

Я уже прикинул новую топологию, но торопиться с переделкой не буду. Пусть идея уляжется.